关键词：CPLD 数据合并转换器 串行口 PCM流
数据交换机的传送速率很高，当其和串行口通信时，在发送前把数据分为两部分分别发送到串行口，然后经过数据合并转换器把各个串行口的数据合并在一起并转换成PCM流。本文介绍了基于CPLD芯片EPM7128设计的数据合并转换器。
1 数据合并转换器硬件电路
EPM7128是可编程的大规模逻辑器件，为ALTERA公司的MAX7000系列产品，具有高阻抗、电可擦等特点，可用门单元为2500个，管脚间最大延迟为5ns，工作电压为+5V。
IDT7205为FIFO型异步读写的存储器芯片，容量为8192×9比特，存取时间为12ns，有空、半满、满三个标志位，最大功耗为660mW，工作电压为+5V。
MSM4860DX属于PC104嵌入式系统的5X86系旬，为AMD-133MHz CPU，具有COM1、COM2两个串口，一个LPT并口，一个ELOPPY接口，一个IDE接口，一个VGA/LCD接口，一个AT-KEYBOARD接口，16个中断，额定功率为8W，工作电压为+5V。
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1.2 数据合并转换器电路框图
可编程的数据合并转换器电路框图如图1所示。图中，DB为数据总线，AB为地址总线，R和W分别为读写信号线，INT5、INT7、INT10 INT11为四个中断，CS1、CS2和CS3是在CPLD内部生成的地址译码器Addr-encoder分别送给分频器、两个串行口的片选信号，ORG是晶振送给分频器的振荡脉冲，CLK是分频器输出的脉冲FRAMECLK和PCMCLK，WFIFO、RFIFO是由CPLD生成的包含地址信息的访问FIFO的读写脉冲，DATA_IN1和DATA_IN2为串行口输入数据，PCM_DATA是数据合并转换器输出的PCM流，PCMCLKA为输出的码同步时钟，WORLDCLKA为输出的字同步时钟。
1.3 电路工作分析
晶振把时钟脉冲送给分频器，分频器含有两个可编程的定时器。分频器把可控的FRAMECLK和PCMCLK送给CPLD，在CPLD内部经过逻辑组合形成三路脉冲信号，一路控制计数器形成INT5、INT7两个帧频中断触发脉冲，CPU接到中断后立即写FIFO；另一路控制移位寄存器把并行数据转换成串行数据PCM流；第三路形成RFIFO去连续读FIFO。两个串行口通过中断方式（INT10、INT11）接收到外部数据后，暂存缓冲区内，按一定格式由中断INT5控制写给FIFO。
2 CPLD内部逻辑电路
CPLD内部逻辑电路如图2所示。图中，虚线框内为CPLD内部电路，虚线框外为CPLD的I/O口。
2.1 地址译码器
地址译码器Addr-encoder用VHDL语言生成。Addr-encoder的输出有总线驱动器芯片74245的使能脉冲ENB，总线传输方向的使能脉冲DIR，写FIFO操作脉冲WFIFO，分频器和串行口的片选CS1、CS2和CS3，FIFO数据空满标志脉冲RFIFOFLAG，FIFO复位时钟脉冲WCTRL。
2.2 数据移位部分
FRAMECLK周期是PCMCLK的8位，它们都是分频送来的脉冲。FRAMECLK反相后作为FIFO的读信号，两次反相后作为字同步时钟。PCMCLK直接作为移位寄存器74165的时钟触发脉冲，两者与非后的输出低电平作为74165重数据的触发电平。它们的信号时序如图3所示。
从三者的时序图可知，每当一个字节的最后一位完成移位后，在FRAMECLK脉冲反相的下降沿触发下读取FIFO数据，这时74165的装载使能74165STD恰好为低电平（与非结果），完成部数据装载，然后在PCMCLK
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